1.m序列码产生电路设计与仿真

m序列码产生电路设计与仿真

       m 序列，即伪随机序列、源码伪噪声码或伪随机码，源码是源码一种预先确定且能重复产生的二进制码序列，具有随机统计特性。源码该序列以二进制形式表示，源码通达信喇叭口源码每个码元为“0”或“1”，源码分别对应数字电路的源码低电平或高电平。

       m 序列源自最长线性反馈移位寄存器序列，源码通过带线性反馈的源码移位寄存器产生，具有最长周期。源码下图展示了一个3位m序列产生器，源码它将1、源码最新sam机架源码3两级触发器的源码输出通过同或门反馈至第一级。

       电路工作原理：在清零后，源码触发器输出均为0，同或门输出为1。每次时钟触发，各级寄存器状态发生变化，hishop微商城源码产生序列。

       仿真波形图显示，任何一级触发器的输出为周期序列，但不同输出端的m序列初始相位不同。周期不仅与移位寄存器级数有关，还与线性反馈逻辑和初始状态相关。尚硅谷前端源码

       在相同级数下，不同线性反馈逻辑得到的周期长度不同。电路状态转换图揭示了7个状态，通常称为简单型码序列发生器（SSRG），其结构如图所示。

       SSRG由触发器、discuz西瓜商圈源码异或运算和反馈系数构成。特征多项式的系数决定m序列的特征多项式和序列本身。部分m序列的反馈系数以八进制表示，可依据多项式系数产生序列。

       例如，要生成一个码长为的m序列，寄存器级数为5，选择反馈系数、、中的一个，如，因其反馈线最少，电路最简单。转换为二进制为，表示C5、C2、C0反馈支路连通，其他断开。

       Verilog HDL程序可用于实现m序列生成。仿真波形展示了长度为的m序列。

       欢迎关注公众号AIShareLab，与我们共同探索更多相关知识、前沿算法、Paper解读、项目源码和面试经验。文章和代码已整理至Github仓库：hardware-tutorial，欢迎自取。公众号回复“FPGA”也可获取相关资源。