1.ʱ?时钟ӵ?·Դ??
2.求教stm8l将系统时钟切换到外部晶振
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ʱ?ӵ?·Դ??

       首先，在测试模块下，源码你的时钟输入时钟为clk_in,而不是clk,所以应该把   clk = ~clk；替换为clk_in=~clk_in;在initial下把clk=0改成clk_in=0；另外，在modelsim下创建testbench的电路gis引擎 源码时候，由source——>show language templates可以得到测试模块的源码edgerank源码模板，只需对输入进行定义和初始化，时钟以下是电路我做修改后在modelsim6.2下的测试模块的程序：

       `timescale 1ns/ps 

       `define clk_cycle  

        

       module half_clk_tb  ; 

        

         reg    clk_in   ; 

         wire    clk_out   ; 

         reg    reset   ; 

         always  #`clk_cycle  clk_in = ~clk_in; 

       initial 

         begin 

            clk_in = 0; 

            reset = 1; 

           # reset = 0; 

           # reset = 1; 

           # $stop; 

         end 

         half_clk  

          half_clk   ( 

              .clk_in (clk_in ) ,

             .clk_out (clk_out ) ,

             .reset (reset ) ); 

       endmodule 

       以下插图是我仿真后的结果：

求教stm8l将系统时钟切换到外部晶振

       首先看一下 STM8SK3 的时钟结构图，可以帮助你很好的源码理解。 

       这里有几个时钟，时钟就是电路图中标识的时钟，需要弄清楚一下：

       fHSE: 外部高速晶振时钟，源码它是时钟modinfo源码由外部晶振产生，大小由外部晶振大小决定，电路STM8S的源码外部晶振范围:1-M，看图中的”HSE OSC 1-M“。

       fHSI:内部RC高速时钟，grafana源码它是由内部的RC震荡电路产生的，其值M。但是可以经过后面的分频器分频，四个分频系数可供选择（1,sex源码2,4,8）。注：精准度比外部晶振的要稍差一些。

       fMASTER:主时钟，它是由HSE 或者 HSI提供时钟，主要功能给外围设备（peripherals，如I2C,SPI,ADC等）提供时钟，还有给CPU提供时钟源。

       fCPU:cpu时钟，它是由fMASTER经过分频得到，其作用就是给CPU提供时钟，一个机械周期就是一个fCPU的时钟周期。

       下面是时钟的源码部分，可供大家参考。 

       这里写了四段程序，分别是：

       使用高速内部时钟（寄存器版）

       使用高速内部时钟（库函数版）

       使用外部时钟（寄存器版）

       使用外部时钟（库函数版）

       源码如下，看注释应该就可以了。

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