1.优秀的信道信道 Verilog/FPGA开源项目介绍（十）- H.264和H.265
2.通信原理板块——第I类部分响应系统（预编码-相关编码-模2判决）
3.DVB-C调制器FPGA设计文档
4.如何获取wifi的信道状态信息(csi)?
5.OFDM802.11a的FPGA实现（十一）IFFT（含verilog和matlab代码）
6.5G全频段 MIMO信道测试参考解决方案
优秀的 Verilog/FPGA开源项目介绍（十）- H.264和H.265
H.是ITU-TVCEG在H.之后推出的新视频编码标准，它在保留H.某些技术的源码基础上，对相关技术进行了改进。信道信道H.采用了先进技术，源码以优化码流、信道信道编码质量、源码黄金日内指标源码延时和算法复杂度之间的信道信道关系，旨在提高压缩效率、源码鲁棒性和错误恢复能力，信道信道减少实时延时和信道获取时间，源码降低复杂度。信道信道
H.，源码即MPEG-4第十部分，信道信道是源码由ITU-T视频编码专家组（VCEG）和ISO/IEC动态图像专家组（MPEG）联合组成的联合视频组（JVT）提出的高度压缩数字视频编解码器标准。H.的信道信道最大优势是其高数据压缩比率，在同等图像质量的条件下，其压缩比是MPEG-2的2倍以上，是MPEG-4的1.5～2倍。
H.旨在在有限带宽下传输更高质量的网络视频，仅需原先的一半带宽即可播放相同质量的视频。这意味着，我们的智能手机、平板机等移动设备将能够直接在线播放p的全高清视频。H.标准也同时支持4K（×）和8K（×）超高清视频。
H.与H.的不同之处在于，H.在H.的基础上进行了改进，包括帧内预测、帧间预测、转换、量化、去区块滤波器和熵编码等模块。H.的编码架构大致上与H.相似，但整体被分为三个基本单位：编码单位（CU）、预测单位（PU）和转换单位（TU）。
复旦大学H./H.开源IP，包括H. Video Encoder IP Core，是由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）范益波教授研究团队开发完成，并开放源代码。滑动切换Activity源码
开源地址：openasic.org
关于上板验证，网站上有相关的验证板卡代码，如下：
github上的开源H.，开源地址：github.com/tishi/h...
用verilog和system verilog编写，在FPGA板上用Xilinx ZYNQ验证，运行最高MHZ。
内容：文件夹“src”包含所有解码源文件。文件夹“tb”包含测试台文件，ext_ram_.v使用axi3接口模拟ddr。文件夹“pli_fputc”是verilog pli，用于在运行模拟时将输出bin写入文件。
使用方法：模拟：将所有测试平台和源代码文件添加到您的模拟项目源中，例如modelsim。将测试文件in.放到您的模拟项目文件夹中。然后运行，例如，对于modelsim，运行“vsim -pli pli_fputc.dll bitstream_tb”。输出是out.yuv和一些日志文件。
在FPGA板上运行：将“src”文件夹中的源文件添加到您的FPGA项目中。顶部文件是decode_stream.sv。两个接口，stream_mem_xxx用于将H比特流馈送到解码器。
github上的开源H.，开源地址：github.com/aiminickwong...
无介绍
说明：第一个项目由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）推出，不论项目完成度还是文档说明，都非常详细，同时上面给的是该项目的论坛，论坛上有相关工作人员维护，活跃度很高，适合去学习使用。
后面两个项目，碎碎并没验证过，但是感觉不怎么靠谱，README完整度不高，有兴趣的可以去看看。
最后，iapp官网源码还是感谢各个大佬开源的项目，让我们受益匪浅。后面有什么感兴趣方面的项目，大家可以在后台留言或者加微信留言，今天就到这，我是爆肝的碎碎思，期待下期文章与你相见。
优秀的 Verilog/FPGA开源项目介绍（九）- DP（增改版）
优秀的 Verilog/FPGA开源项目介绍（八）- HDMI
优秀的 Verilog/FPGA开源项目介绍（七）- CAN通信
介绍一些新手入门FPGA的优秀网站（新增2）
优秀的 Verilog/FPGA开源项目介绍（六）- MIPI
优秀的 Verilog/FPGA开源项目介绍（五）- USB通信
优秀的 Verilog/FPGA开源项目介绍（四）- Ethernet
优秀的 Verilog/FPGA开源项目介绍（三）- 大厂的项目
优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V
优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信
通信原理板块——第I类部分响应系统（预编码-相关编码-模2判决）
微信公众号***小灰灰的FPGA***已上线，关注获取FPGA项目源码更新，涵盖检测芯片驱动、接口驱动、信号处理、图像处理及AXI总线等技术。其中，关注通信原理的读者不可错过关于第I类部分响应系统的内容。
部分响应系统通过人为引入并消除码间串扰，旨在优化频谱特性、压缩带宽，提升频带利用率。这种系统使用部分响应波形传输，通过奈奎斯特准则，我们定义了奈奎斯特带宽和奈奎斯特速率。第一类部分响应波形利用sinx/x的特性合成，具有快速衰减的脉冲波形，其合成波g(t)的频谱在-π/TB到π/TB范围内，展现余弦滤波特性，提供理想的低通特性。
然而，部分响应波形传输也带来差错传播问题。发送码元之间存在确定性的串扰，尽管可于接收端消除，但差错可能逐次传播，导致后续码元的判断出错。为解决此问题，预编码-相关编码-模2判决机制被引入。预编码首先将输入二进制码元转化为差分码，相关编码则采用异或操作，接着通过模2判决消除串扰影响，美女打赏源码直接恢复原始信息。
整个系统的核心是预编码器、相关编码器、发送滤波器、信道和接收滤波器的协同工作，共同生成部分响应信号，确保高效且无误的通信。
DVB-C调制器FPGA设计文档
本文档概述了DVB-C调制器FPGA设计的核心模块及其功能。设计旨在满足DVB-C标准中的有线数字广播调制器要求，支持从3.6到6. Mbaud的符号率。QAM和QAM为必选调制方式，而QAM、QAM、QAM为可选项。系统架构旨在高效地实现这一设计目标。
硬件设计中，DDS模块内部工作频率设定为MHz，输出信号频率不超过MHz。DAC模块外部参考时钟范围为~MHz，内部最大工作频率为MHz。这些组件确保了信号的准确性和系统的稳定运行。
码率调整模块负责根据输入的TS码流速率计算并生成所需的码流格式，确保后续模块能够接收正确的数据流。这个过程在控制处理器或FPGA中实现，以防止数据读取空现象，确保连续请求时数据流的稳定传输。
编码调制模块在FPGA内部实现，由随机化、RS编码、交织、星座映射和频谱成型等多个子模块构成。随机化使用生成多项式进行输入数据随机化，并对每个帧的第一个TS包的同步字节进行极性反转。RS编码采用查找表方法实现，卷积交织通过具有条支路的FIFO移位寄存器完成，产生总计字节的数据延时量。
星座映射模块处理5种不同的映射方式，包括、源码编程网址器、、、QAM。频谱成型则在8MHz带宽内形成a = 0.的平方根升余弦频谱，通过FPGA工具生成阶FIR实现。随后，正交调制将上述信号调制到IQ正交载波信道上。
D/A变换模块将IQ两路正交的数字基带信号转换为模拟信号，并进行低通滤波，滤除采样频率及其谐波分量。射频模块负责将模拟信号通过正交调制器变换到指定频率上，并通过上变频电路转换至~MHz频段。其中，全段VCO和相关滤波器构成射频模块的核心。
参数和控制模块通过用户或外部输入计算所需控制参数，并通过SPI、I2C、存储总线等接口启动和配置相关模块。该模块通常在控制处理器中实现，但也有可能在FPGA中完成。
设计遵循EN V1.2.1标准，确保了调制器符合有线数字广播调制器的规范和性能要求。通过整合这些模块，FPGA设计实现了高效、精确的DVB-C调制功能，满足了标准和应用需求。
如何获取wifi的信道状态信息(csi)?
在Wi-Fi领域，获取信道状态信息（CSI）成为了许多研究与应用的核心环节。要实现这一目标，需要了解Wi-Fi芯片的特性以及如何通过特定途径访问其内部数据。对于那些通过破解手段获取Wi-Fi芯片信息的专业用户来说，CSI的获取显得更为直接和便捷。
在开源项目如openwifi中，开发者们采用FPGA（现场可编程门阵列）构建Wi-Fi芯片，这样便能更自由地访问底层硬件资源。得益于FPGA的灵活性，获取CSI以及其他底层数据变得简单且高效。这一过程不仅展现了硬件层面的深度控制能力，也意味着用户能够在Wi-Fi技术的探索中获得更为详细的数据洞察。
获取CSI的过程通常涉及到对Wi-Fi芯片内部数据流的监控与解析。通过特定的软件接口或硬件调试工具，开发者能够捕获到与信道状态相关的数据。这些数据包含了信号强度、干扰情况、以及信号在不同频率下的表现等关键信息，对于优化Wi-Fi网络性能、提高连接稳定性具有重要意义。
除此之外，获取CSI还能够帮助用户进行更深入的Wi-Fi网络研究，比如分析信道拥堵状况、评估不同天线配置下的性能差异等。在实际应用中，这些底层数据的分析能够为无线通信系统的优化提供科学依据，从而提升用户体验和网络效率。
总之，无论是通过破解手段还是利用开源项目，获取Wi-Fi的信道状态信息（CSI）成为了技术探索与应用的重要组成部分。这一过程不仅考验了开发者对Wi-Fi芯片的深入理解，同时也展现了现代技术在无线通信领域的巨大潜力。通过获取和分析CSI，用户能够更好地优化网络性能，实现更加高效、稳定的无线通信体验。
OFDM.a的FPGA实现（十一）IFFT（含verilog和matlab代码）
在OFDM .a的FPGA实现中，经过星座图映射和导频插入后，我们需要将频域信号转换回时域信号，以便在信道中传输实际存在的信号。实现这一转换的步骤包括时序参数计算、IFFT处理、Matlab仿真、ModelSim仿真和结果验证。
时序参数的计算中，我们考虑了不同信道间隔下的参数，如当信道间隔为MHz时，一个OFDM符号的有效数据周期是3.2us，一个OFDM符号周期是4us。假设采样率为M，采样周期为ns，因此一个OFDM符号需要个采样点。为了保证IFFT输出速率为MHz，我们需要确保数据流的输出速率大于MHz。考虑到OFDM符号间间隙的处理，采用vaild-ready握手机制可以解决反压问题，确保OFDM符号间无缝连接。
在实现IFFT处理时，首先需要调整数据顺序，使其适应IFFT模块端口。利用Xilinx提供的FFT IP核实现FFT功能，该IP核具有强大的核心功能和灵活的配置，完全满足系统要求。FFT处理中，点数和阶数的不同会导致多级蝶形运算，如点Radix-4FFT包含3级运算。为匹配动态范围的增加，采用Scaling Schedule策略对结果进行按比例缩小或右移位，确保最终处理结果的精度。
在实现IFFT处理模块时，输入为I/Q两个支路的8位复数信号。为了提高FFT处理时的中间步骤运算精度，需要对输入信号进行放大。通过对IFFT变换结果的分析，确定放大比例为8倍，即左移3位。将FFT IP核的输入、输出位宽设为bits，实现信号的移位操作，同时提高了中间步骤的运算精度。
Matlab仿真中，以2个OFDM符号、-QAM调制和编码效率为3/4为例，生成个测试数据。这些数据经过扰码、编码、删余、交织、调制映射和导频插入后，进行IFFT变换。IFFT变换后的归一化输出结果显示了数据的正确转换。
ModelSim仿真提供了进一步验证，结果显示仿真输出与理论预期一致，归一化后数据走势相似，数值差异较小，证明了设计的有效性。
最后，verilog代码模块的端口设计及实现代码的链接提供了具体实现细节，确保了整个系统的功能实现与验证。
通过以上步骤，我们成功实现了OFDM .a的FPGA中IFFT处理，确保了信号转换的准确性和系统性能。
5G全频段 MIMO信道测试参考解决方案
在5G技术的推进中，对毫米波、超宽带和MIMO信道的测试研究显得尤为重要。为了满足新一代蜂窝网络对高数据速率、大容量和高可靠性的需求，新的5G标准正在研发，涉及的频段涵盖了6 GHz以上的毫米波频段，如、、 GHz等。在这样的高频段，信道测试面临着路径损耗、多普勒效应、环境因素等复杂挑战，因此精确的测试技术显得尤为关键。
是德科技的5G信道测试参考解决方案整合了高端硬件、商用软件以及专业服务，它采用宽带信号快速切换技术，可以在接收机上并行采集多信道数据，通过FPGA处理信道脉冲响应，有效加速数据采集并降低数据需求。此外，解决方案提供了精确的校准和同步功能，如 MHz LO的高精度和触发，确保了测量的准确性，支持 GHz的信号频率和多信道MIMO测试。
该解决方案的灵活架构允许扩展信道数量，通过添加混频器提升信号频率，以适应不同应用场景。其主要性能指标包括高频带宽、多通道支持和实时信道参数提取。5G信道测试过程包括控制仪器、同步测量、数据捕获和后期处理，软件在其中扮演了关键角色，能够生成定制的探测信号，并利用SAGE算法进行参数提取。
是德科技的专业服务涵盖软件开发和生产效率支持，能够协助客户定制信号和优化数据处理，确保测试数据的准确性和完整性。5G信道测试是一个系统性的工程，而这个参考解决方案为整个测试流程提供了全面的解决方案，从信号生成到数据存储和后期分析，都得到了充分的考虑。
FLARE-E产品特性
FLARE-E产品特性的集成度高，内部集成了低噪放、上下变频器、频综、模数/数模转换、FPGA数字选频器、ALC、PA，实现高效、稳定的工作性能。
纯FPGA反馈信道估计和干扰对消方案，具备多通道并行处理能力强、跟踪速度快、高稳定性的特点，能快速适应变化的外部环境。内部回波消除模块，实现大于dbc的消除能力，显著降低补点器架设施工对收发天线隔离度的要求或在隔离度一定的情况下实现更大的放大增益。
最大放大增益：收发天线隔离度 + db，收发天线隔离度：信号增益 – db。具备同频或异频转发功能，收发频率可独立设置在-中的任意频率，轻松实现同频和异频转发。在同频转发模式下，支持单频组网。
采用模拟电路设计，内置多种数字信号处理单元对信号进行优化，最终实现整个链路噪声系数小于4db，MER损失小于5db，保证信号传输质量。
具备频道选择性和邻道抑制能力，应对UHF波段信号类型繁多、分布复杂的情况。具有极其优异的邻道抑制能力，能在邻道信号大于接收信号dbc的恶劣情况下正常工作。
完整的输出检测和出错保护机制，内置多种输出检测，保证输出信号幅度稳定，输出不稳时自动关闭，有效保护后级功放。拥有完整的状态监控，内置输入功率、回波和输入信号功率比等多种系统参数，帮助用户了解模块工作状态并实现有效控制。
接收链路和发射链路增益独立调整，可实现用户对增益策略的完全控制，满足不同应用场景需求。
