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【键码转换源码分析解读学习】【源码网站logo】【卡片布局源码】1011011源码

2024-11-15 06:58:13 来源：手机游戏源码开发分类：时尚

1.北大14春学期《计算机应用基础》在线作业3
2.EDAè¯¾ç¨è®¾è®¡ï¼ç¨VHDLç¼ç¨ååºç§è½¦è®¡è´¹å¨
3.vhdl 实现时钟整点报时功能

1011011源码

北大14春学期《计算机应用基础》在线作业3

《计算机应用基础(本科)》春在线作业3

试卷总分：测试时间：-- 试卷得分：

一、源码单选题（共道试题，源码共分。源码）得分：

1.在Excel中，源码图表是源码（）。

A. 用户通过“绘图”工具栏的源码键码转换源码分析解读学习工具绘制的特殊图形

B. 由数据清单生成的用于形象表现数据的图形

C. 由数据透视表派生的特殊表格

D. 一种将表格与图形混排的对象

答案:B

满分：2分得分：2

2.在Word的编辑状态，打开文档“ABC”，源码修改后另存为“ABD”，源码则文档ABC()。源码

A. 被文档ABD覆盖

B. 被修改未关闭

C. 被修改并关闭

D. 未修改被关闭

答案:D

满分：2分得分：2

3.7位二进制编码的源码ASCII码可表示的字符个数为()。

答案:D

满分：2分得分：2

4.在Windows,源码打开一个菜单后,其中某菜单项会出现下属级联菜单的标识是（）。

A. 菜单右侧有一组英文提示

B. 菜单右侧有一个黑色三角形

C. 菜单左侧有一个黑色圆点

D. 菜单左侧有一个"√"符号

答案:B

满分：2分得分：2

5.下面不正确的源码说法是（）。

A. 阳光直射计算机会影响计算机的源码正常操作

B. 带电安装的内存条可能导致计算机的某些部件的损坏

C. 灰尘可能导致计算机线路短路

D. 可以利用电子邮件进行病毒传播

答案:A

满分：2分得分：2

6.下列不属于计算机信息安全的是（）。

A. 安全法规

B. 信息载体的源码安全保卫

C. 安全技术

D. 安全管理

答案:B

满分：2分得分：2

7.在Word编辑状态中，对已经输入的源码文档设置首字下沉，需要使用的菜单是()。

A. 编辑

B. 视图

C. 格式

D. 工具

答案:C

满分：2分得分：2

8.“位微型计算机”中的指的是()。

A. 微机型号

B. 内存容量

C. 运算速度

D. 机器字长

答案:D

满分：2分得分：2

9.多媒体一般不包括()媒体类型。

A. 图形

B. 图像

C. 音频

D. 视频

答案:A

满分：2分得分：2

.进入幻灯片母版的方法是()。

A. 选择“编辑”菜单中的源码网站logo“母版”命令项下的“幻灯片母版”命令

B. 选择“格式”菜单中的“母版”命令项下的“幻灯片母版”命令

C. 按住Shift键的同时，再单击“普通视图”按钮

D. 按住Shift键的同时，再单击“幻灯片浏览视图”按钮

答案:C

满分：2分得分：2

.在Word的编辑状态中，如果要输入希腊字母Ω，则需要使用()菜单。

A. 编辑

B. 插入

C. 格式

D. 工具

答案:B

满分：2分得分：2

.域名服务DNS的主要功能为（）。

A. 通过请求及回答获取主机和网络相关信息

B. 查询主机的MAC地址

C. 为主机自动命名

D. 合理分配IP地址

答案:A

满分：2分得分：2

.在计算机中表示存储容量时，下列描述中正确是是()。

A. 1KB=MB

B. 1KB=B

C. 1MB=KB

D. 1MB=GB

答案:C

满分：2分得分：2

.计算机的主存储器是指()。

A. RAM和磁盘

B. ROM

C. RAM和ROM

D. 硬盘和控制器

答案:C

满分：2分得分：2

.计算机配置的内存容量为MB或MB以上，其中的MB是指()。

A. ×××8个字节

B. ××个字节

C. ×××8个字节

D. ××个字节

答案:D

满分：2分得分：2

.如果你对网页上的一段图文信息感兴趣，想保存到本地硬盘，最好进行()操作。

A. 全选这段信息，然后按右键选择“目标另存为”菜单命令，保存到本地硬盘

B. 文字、分开来复制

C. 选择“文件”菜单中的“另存为”菜单命令，保存为Web页格式

D. 保存这个文件的源代码即可

答案:B

满分：2分得分：2

.当电子邮件在发送过程中有误时，则()。卡片布局源码

A. 电子邮件服务器将自动把有误的邮件删除

B. 邮件将丢失

C. 电子邮件服务器会将原邮件退回，并给出不能寄达的原因

D. 电子邮件服务器会将原邮件退回，并不给出不能寄达的原因

答案:C

满分：2分得分：2

.在Word编辑状态，打开了一个文档，进行”保存“操作后，该文档()。

A. 被保存在原文件夹下

B. 可以保存在已有的其他文件夹下

C. 可以保存在新建文件夹下

D. 保存后文档被关闭

答案:A

满分：2分得分：2

.在幻灯片中插入的页脚()。

A. 每一页幻灯片上都必须显示

B. 能进行格式化

C. 作为每页的注释

D. 其中的内容不能是日期

答案:C

满分：2分得分：2

.在Excel中，用户在工作表中输入日期,()形式不符合日期格式。

A. --'

B. -OCT-

C. //

D. --

答案:A

满分：2分得分：2

.下列四组数依次为二进制、八进制、十六进制，符合要求的是()。

A. 、、

B. 、、

C. 、、双通道源码

D. 、、

答案:D

满分：2分得分：2

.在Windows中,要设置屏幕保护程序,可以使用控制面板的（）图标命令。

A. 添加/删除程序

B. 系统

C. 密码

D. 显示

答案:D

满分：2分得分：2

.Excel通过（）功能实现图表的创建。

A. 数据库应用

B. 图表向导

C. 函数

D. s数据地图

答案:B

满分：2分得分：2

.计算机的工作原理是()。

A. 机电原理

B. 程序存储

C. 程序控制

D. 存储程序与程序控制

答案:B

满分：2分得分：2

.在Excel默认的柱形图中，用于表现表格中一个数据行的名词是（）。

A. 分类

B. 标记

C. 函数

D. 数据源

答案:A

满分：2分得分：2

.匿名FTP是()。

A. Internet中一种匿名信的名称

B. 在Internet上没有主机地址的FTP

C. 允许用户免费登录并下载文件的FTP

D. 用户之间能够进行传送文件的FTP

答案:C

满分：2分得分：2

.在OutLook Express窗口中，新邮件的“抄送”文本框输入的多个电子信箱的地址之间，应用()分隔。

A. 分号(;)

B. 逗号(,)

C. 冒号(:)

D. 空格

答案:A

满分：2分得分：2

.下面关于图表与数据源关系的叙述中，正确的是（）。

A. 图表中的标记对象会随数据源中的数据变化而变化

B. 数据源中的数据会随着数据源中的数据变化而变化

C. 删除数据源中某单元格的数据时，图表中某数据点也会随之被自动删除

D. 以上都是正确的说法

答案:D

满分：2分得分：2

.计算机中表示内存储器容量大小的基本单位是()。

A. 位（bit）

B. 字节（byte）

C. 字（word）

D. 双字（double word）

答案:B

满分：2分得分：2

.Excel中，让某单元格里数值保留二位小数，下列()不可实现。

A. 选择 “数据”菜单下的介绍网源码“有效数据”

B. 选择单元格单击右键，选择“设置单元格格式”

C. 选择工具条上的按钮“增加小数位数”或“减少小数位数”

D. 选择菜单“格式”，再选择“单元格...”

答案:A

满分：2分得分：2

.在Word的编辑状态，对当前文档中的文字进行“字数统计”操作，应当使用的菜单是()。

A. “编辑”菜单

B. “文件”菜单

C. “视图”菜单

D. “工具”菜单

答案:D

满分：2分得分：2

.在Windows下,将某应用程序中所选的文本或图形复制到一个文件,在"编辑"菜单中可选择的命令是（）。

A. 剪切

B. 粘贴

C. 复制

D. 选择性粘贴

答案:C

满分：2分得分：2

.十进制数向二进制数进行转换时，十进制数相当于二进制数()。

答案:D

满分：2分得分：2

.在CuteFTP中，一个文件中断后断点续传的次数是()。

A. 1次

B. 2次

C. 3次

D. 不限制

答案:D

满分：2分得分：2

.在PowerPoint的大纲窗格中输入文本，则()。

A. 该文本只能在幻灯片视图中修改

B. 既可以在幻灯片视图中修改文本，也可以在大纲视图中修改文本

C. 在大纲视图中用文本框移动文本

D. 不能在大纲视图中删除文本

答案:B

满分：2分得分：2

二、多选题（共5道试题，共分。）得分：

1.PowerPoint中，有关幻灯片母版中的页眉页脚下列说法正确的是（）。

A. 页眉或页脚是加在演示文稿中的注释性内容

B. 典型的页眉/页脚内容是日期、时间以及幻灯片编号

C. 在打印演示文稿的幻灯片时，页眉/页脚的内容也可打印出来

D. 不能设置页眉和页脚的文本格式

答案:ABC

满分：2分得分：2

2.信息安全涉及（）领域。

A. 计算机技术

B. 网络技术

C. 法律制度

D. 公共道德

答案:ABCD

满分：2分得分：2

3.下列有关快捷方式的叙述，正确的是（）。

A. 快捷方式改变了程序或者文档在键盘上的存放位置

B. 快捷方式提供了对常用程序或者文档的访问捷径

C. 删除快捷方式不会对源程序或文档产生影响

答案:BC

满分：2分得分：2

4.下列说法正确的是（）。

A. 电子邮件是Internet提供的一项最基本的服务

B. 电子邮件具有快速、高效、方便、廉价等特点、通过电子邮件，可以向世界上任何一个角落的网上用户发送信息

C. 可发送的多媒体只有文字和图像

答案:ABC

满分：2分得分：2

5.下列设备中属于输入设备的是（）。

A. 光笔

B. 打印机

C. 键盘

D. 鼠标

答案:ACD

满分：2分得分：2

三、判断题（共道试题，共分。）得分：

1.在PowerPoint中，可以对幻灯片进行移动、删除、复制、设置动画效果，但不能对单独的幻灯片的内容进行编辑的视图是大纲视图。

A. 错误

B. 正确

答案:A

满分：2分得分：2

2.D5单元格中有公式“=A5+$B$4”，删除第3行后，D 4中的公式是A4+$B$4 。

A. 错误

B. 正确

答案:B

满分：2分得分：2

3.计算机指令由操作码和地址码组成。

A. 错误

B. 正确

答案:B

满分：2分得分：2

4.中央处理器（CPU）主要运算器和控制器组成。

A. 错误

B. 正确

答案:B

满分：2分得分：2

5.在Excel单元格中输入 6/，使该单元格显示0.3。

A. 错误

B. 正确

答案:A

满分：2分得分：2

6.PowerPoint演示稿的扩展名是 PPT。

A. 错误

B. 正确

答案:B

满分：2分得分：2

7.在WORD中，用鼠标在文档选定全选区中连续快速击打两次，其作用是与快捷键Ctrl+A的作用等价。

A. 错误

B. 正确

答案:A

满分：2分得分：2

8.计算机能够直接执行的计算机语言是机器语言。

A. 错误

B. 正确

答案:B

满分：2分得分：2

9.Word中快捷方式CTRL+V表示剪切内容。

A. 错误

B. 正确

答案:A

满分：2分得分：2

.Excel工作表最多有列。

A. 错误

B. 正确

答案:A

满分：2分得分：2

EDAè¯¾ç¨è®¾è®¡ï¼ç¨VHDLç¼ç¨ååºç§è½¦è®¡è´¹å¨

è¯¾ç¨è®¾è®¡åå®¹ä¸è¦æ±

çåæ¶é´*çååä»·ï¼

3ï¼çåæ¶é´å¤§äº2åéï¼ææ¯åé1.3åè®¡è´¹ï¼

4ï¼å¯ä»¥è®¾å®èµ·æ¥ä»·åéç¨åä»·ã

ä¸ãè®¾è®¡åçä¸ææ¯æ¹æ³ï¼

1.ç¾è¿å¶æ¨¡åï¼

å®ç°ç¾ç±³èå²çé©±å¨ä¿¡å·ï¼åä»¶æ¡å¾å¦å¾3æç¤ºï¼

å¾3 ç¾è¿å¶æ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity baijinzhi is

port(start,clk2: in std_logic; --ç§èå²

a: out std_logic_vector(3 downto 0));

end baijinzhi;

architecture rt1 of baijinzhi is

signal count_1:std_logic_vector(3 downto 0);

begin

a<=count_1;

process(start,clk2)

begin

if(start='0')then

count_1<="";

elsif(clk2'event and clk2='1')then

if(count_1="")then

count_1<="";

else

count_1<=count_1+'1';

end if;

end process;

end rt1

2.è®¡è´¹æ¨¡å

å¾4 è®¡è´¹æ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

Library IEEE;

use IEEE.std_logic_.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity jifei is

port(clk2:in std_logic; --è®¡è´¹é©±å¨ä¿¡å·

start:in std_logic; --è®¡è´¹å¼å§ä¿¡å·

c0,c1,c2,c3:buffer std_logic_vector(3 downto 0));

end jifei;

architecture rt1 of jifei is

begin

process(clk2,start)

begin

if start='0'then c3<="";c2<="";c1<="";c0<=""; --èµ·æ¥ä»·5å

elsif clk2'event and clk2='1'then

if c0="" then c0<="";

if c1="" then c1<="";

if c2="" then c2<="";

if c3="" then c3<="";

else c3<=c3+1;

end if;

else c2<=c2+1;

end if;

else c1<=c1+1;

end if;

else c0<=c0+1;

end if;

end process;

end rt1;

3.å¬éæ¨¡å

å®ç°åç¨çè®¡æ°åè¾åºè®¡è´¹èå²ï¼åä»¶æ¡å¾5å¦ä¸ï¼

å¾5 å¬éæ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity gongli is

port(clk1,start: in std_logic; --ç¾ç±³èå²

k1,k2,k3,k4: out std_logic_vector(3 downto 0); --éç¨æ¾ç¤º

temp2 : out std_logic);

end gongli;

architecture rt1 of gongli is

signal count_1: std_logic_vector(3 downto 0);

signal count_2: std_logic_vector(3 downto 0);

signal count_3: std_logic_vector(3 downto 0);

signal count_4: std_logic_vector(3 downto 0);

begin

k1<=count_1;

k2<=count_2;

k3<=count_3;

k4<=count_4;

process(start,clk1)

begin

if(start='0')then

count_1<="";

count_2<="";

count_3<="";

count_4<=""; ---å¬éæ¸é¶

elsif(clk1'event and clk1='1')then

if(count_1="")then --å¬éè®¡æ°å¨

count_1<="";count_2<=count_2+1;temp2<='1';

if(count_2="")then

count_2<="";count_3<=count_3+'1';

if(count_3="")then

count_3<="";count_4<=count_4+'1';

end if;

else

count_1<=count_1+'1';temp2<='0';

end if;

end process;

end rt1;

4.è¾åºæ¨¡å

å®ç°æææ°æ®çè¾åºï¼åä»¶æ¡å¾6å¦ä¸ï¼

å¾6 è¾åºæ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity shuchu is

port(y: in std_logic_vector(3 downto 0);

e: out std_logic_vector(6 downto 0));

end shuchu;

architecture rt1of shuchu is

begin

process

begin

case y is

when""=>e<="";

when others=>e<="";

end case;

end process;

end rt1;

5.æ¾ç¤ºæ¨¡å

å®ç°æææ°æ®çæ¾ç¤ºï¼åä»¶æ¡å¾7å¦ä¸ï¼

å¾7 æ¾ç¤ºæ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity xianshi is

port(start: in std_logic;

a:in std_logic_vector(3 downto 0); --éæ©ä¿¡å·

c1,c2,c3,c4,out1,out2,out3,out4:in std_logic_vector(3 downto 0); --éç¨æ¾ç¤º,æ¶é´æ¾ç¤ºè¾å¥

y:out std_logic_vector(3 downto 0)); --éç¨æ¾ç¤º,æ¶é´æ¾ç¤ºè¾åº

end xianshi;

architecture rt1 of xianshi is

begin

process

begin

if(start='0')then

y<="";

else case a is

when ""=> y<=c1 ;

when ""=> y<=c2 ;

when ""=> y<=c3 ;

when ""=> y<=c4 ;

when ""=> y<=out1 ;

when ""=> y<=out2;

when ""=> y<=out3 ;

when ""=> y<=out4;

when others =>y<= "";

end case;

end if;

end process;

end rt1;

6.dianæ¨¡å

å¾8 dianæ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity dian is

port(a: in std_logic_vector(3 downto 0);

e: out std_logic);

end dian;

architecture rt1 of dian is

begin

process

begin

case a is

when ""=>e<='1';

when others=>e<='0';

end case;

end process;

end rt1;

ä¸ãä¸åä¸ªæ¨¡åè®¾è®¡åæ

ç³»ç»æ»ä½é¡¶å±æ¡å¾å¦ä¸ï¼

ç³»ç»æ»ä½é¡¶å±æ¡å¾

ç¨åºæç»åè½å®ç°æ³¢å½¢ä»¿ç

1. åé¢æ¨¡å

åé¢æ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

Library IEEE;

use IEEE.std_logic_.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity fenpin is

port(clk_k:in std_logic; --ç³»ç»æ¶é

clk_:buffer std_logic; --åé¢

clk_1 : buffer std_logic); --1åé¢

end fenpin ;

architecture rt1 of fenpin is

signal q_:integer range 0 to ; --å®ä¹ä¸é´ä¿¡å·é

signal q_:integer range 0 to ;

signal q_1:integer range 0 to ;

begin

process(clk_k)

begin

If(clk_k' event and clk_k='1')then

If q_= then q_<=0;clk_<=not clk_;

else q_<=q_+1;

end if; --å¾hzé¢çä¿¡å·

If q_= then q_<=0;clk_<=not clk_;

else q_<=q_+1;

end if; --å¾hzé¢çä¿¡å·

If q_1= then q_1<=0;clk_1<=not clk_1;

else q_1<=q_1+1;

end if; --å¾1hzé¢çä¿¡å·

end if;

end process;

end rt1ï¼

2. è®¡éæ¨¡å

è®¡éæ¨¡åä¸»è¦å®æè®¡æ¶åè®¡ç¨åè½ã

åä»¶æ¡å¾ä¸ºï¼

è®¡éæ¨¡åæ¡å¾

è®¡éæ¨¡åä»¿çæ³¢å½¢ä¸ºï¼

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity jiliang is

port(start:in std_logic; --è®¡è´¹å¼å§ä¿¡å·

fin:in std_logic; --éç¨èå²ä¿¡å·

stop:in std_logic; --è¡é©¶ä¸éçå¾ä¿¡å·

clk1:in std_logic; --é©±å¨èå²

en1,en0:buffer std_logic; --è®¡è´¹åä»·ä½¿è½ä¿¡å·

k1,k0:buffer std_logic_vector(3 downto 0); --è¡é©¶å¬éè®¡æ°

m1,m0:buffer std_logic_vector(3 downto 0)); --çå¾æ¶é´è®¡æ°

end jiliang;

architecture rt2 of jiliang is

signal w:integer range 0 to ; --è®¡æ¶èå´0~

begin

process(clk1)

begin

if(clk1'event and clk1='1')then

if start='0' then

w<=0;en1<='0';en0<='0';m1<="";

m0<="";k1<="";k0<="";

elsif stop='1' then --è®¡æ¶å¼å§ä¿¡å·

if w= then

w<=0;

else w<=w+1;

end if;

if m0="" then

m0<="";

if m1="" then

m1<="";

else m1<=m1+1;

end if;

else m0<=m0+1;

end if;

if stop='1' then en0<='0';

if m1&m0>"" then en1<='1'; --è¥çå¾æ¶é´å¤§äº2minåen1ç½®1

else en1<='0';

end if;

elsif fin='1' then --éç¨è®¡æ°å¼å§

if k0="" then k0<="";

if k1="" then k1<=""; --è®¡ç¨èå´0~

else k1<=k1+1;

end if;

else k0<=k0+1;

end if;

if stop='0' then

en1<='0';

if k1&k0>"" then

en0<='1'; --è¥è¡ä½¿éç¨å¤§äº2kmï¼åen0ç½®1

else en0<='0';

end if;

end process;

end rt2;

3. æ§å¶æ¨¡å

æ¨¡ååä»¶å¦ä¸ï¼

æ§å¶æ¨¡åæ¡å¾

æ§å¶æ¨¡åä»¿çæ³¢å½¢ä¸ºï¼

æºç¨åºå¦ä¸ï¼

Library IEEE;

use IEEE.std_logic_.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity kongzhi is

port(en0,en1:in std_logic; --ä½¿è½éæ©ä¿¡å·

clk_in1:in std_logic; --åé¢è¾å¥ä¿¡å·

clk_in2:in std_logic; --åé¢è¾å¥ä¿¡å·

clk_out:out std_logic); --è¾åºä¿¡å·

end kongzhi;

architecture rt3 of kongzhi is

begin

process(en0,en1)

begin

if en0='1' then --å®ç°äºéä¸åè½

clk_out<=clk_in1;

elsif en1='1' then

clk_out<=clk_in2;

end if;

end process;

end rt3;

4.è®¡è´¹æ¨¡å

æ¨¡ååä»¶ä¸ºï¼

è®¡è´¹æ¨¡åæ¡å¾

è®¡è´¹æ¨¡åä»¿çæ³¢å½¢ä¸ºï¼

æºç¨åºå¦ä¸ï¼

Library IEEE;

use IEEE.std_logic_.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity jifei is

port(clk2:in std_logic; --è®¡è´¹é©±å¨ä¿¡å·

start:in std_logic; --è®¡è´¹å¼å§ä¿¡å·

c0,c1,c2,c3:buffer std_logic_vector(3 downto 0));

end jifei;

architecture rt4 of jifei is

begin

process(clk2,start)

begin

if start='0'then c3<="";c2<="";c1<="";c0<=""; --èµ·æ¥ä»·5å

elsif clk2'event and clk2='1'then

if c0="" then c0<="";

if c1="" then c1<="";

if c2="" then c2<="";

if c3="" then c3<=""; --è®¡ä»·èå´0~.9

else c3<=c3+1;

end if;

else c2<=c2+1;

end if;

else c1<=c1+1;

end if;

else c0<=c0+1;

end if;

end process;

end rt4;

5.æ¾ç¤ºæ¨¡å

æ¨¡ååä»¶ä¸ºï¼

æ¾ç¤ºæ¨¡åæ¡å¾

æºç¨åºå¦ä¸ï¼

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all; --å®ä¹åºå

entity xianshi is --å®ä¹å®ä½

port(

clk_scan:in std_logic; --æ«ææ¶éä¿¡å·ç«¯å£è®¾ç½®

c3,c2,c1,c0:in std_logic_vector(3 downto 0); --æ»è´¹ç¨è¾å¥ç«¯å£

k0,k1:in std_logic_vector(3 downto 0); --éç¨è¾å¥ç«¯å£

m0,m1:in std_logic_vector(3 downto 0); --çå¾æ¶é´è¾å¥ç«¯å£

sel:out std_logic_vector(2 downto 0); --æ§å¶æ°ç ç®¡ä½éä¿¡å·çæ«æä¿¡å·è¾åºç«¯å£

led:out std_logic_vector(6 downto 0); --æ°ç ç®¡çæ§å¶ç«¯å£

led_dp:out std_logic --æ°ç ç®¡çå°æ°ç¹è¾åºç«¯å£

);

end xianshi;

architecture rt5 of xianshi is

signal duan:std_logic_vector(6 downto 0); --æ°ç æ¾ç¤ºç®¡ä¸é´åé

signal cnt:std_logic_vector(2 downto 0); --æ§å¶æ°ç ç®¡çä¸é´åé

signal xiaodian:std_logic; --å°æ°ç¹çä¸é´åé

begin

process(clk_scan) --å¼å§è¿ç¨

begin

if clk_scan'event and clk_scan='1' then

cnt<=cnt+1; --æ¯æä¸ä¸ªæ«æä¿¡å·ä¸åæ²¿å®ç°å 1æ«æ

end if;

end process; --ç»æè¿ç¨

begin

case cnt is --æ«ææ¶ç»æ¯ä¸ªæ°ç ç®¡èµå¼

when ""=>shuju<=c0;

when ""=>shuju<=c1;

when ""=>shuju<=c2;

when ""=>shuju<=c3;

when ""=>shuju<=k0;

when ""=>shuju<=k1;

when ""=>shuju<=m0;

when ""=>shuju<=m1;

when others=> null;

end case;

if (cnt="" or cnt="")

then xiaodian<='1'; --å¨éç¨åæ»è´¹ç¨çä¸ªä½å¤æ¾ç¤ºå°æ°ç¹

else xiaodian<='0';

end if;

end process; --ç»æè¿ç¨

process(shuju) --å¼å§è¿ç¨(è¯ç æ¾ç¤º)

begin

case shuju is

when ""=>duan<=""; --0

when ""=>duan<=""; --1

when ""=>duan<=""; --2

when ""=>duan<=""; --3

when ""=>duan<=""; --4

when ""=>duan<=""; --5

when ""=>duan<=""; --6

when ""=>duan<=""; --7

when ""=>duan<=""; --8

when ""=>duan<=""; --9

when others=>null;

end case;

end process;

sel<=cnt;

led<=duan;

led_dp<=xiaodian;

end rt5;

äºãè¯¾ç¨è®¾è®¡å·¥ä½è®°å½ï¼

2.è¯¾é¢å®æç»æè¯´æï¼

vhdl 实现时钟整点报时功能

1、完成秒／分／时的依次显示并正确计数；

2、秒／分／时各段个位满正确进位，秒／分能做到满向前进位；

3、定时闹钟：实现每到整点时报时，扬声器发出报时声音；

4、时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；秒还可以手动调0；

分频模块：

源代码：

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity yxfrequencydivider is

port(clk:in std_logic;

hz,hz,hz,hz4,hz1:out std_logic);

end yxfrequencydivider ;

architecture hz of yxfrequencydivider is

signal count:std_logic_vector(9 downto 0);

begin

process(clk)

begin

if (clk'event and clk='1') then

if (count="") then

count<="";

else

count<= count+1;

end if;

end process;

hz <= count(0);

hz <= count(1);

hz <= count(3);

hz4<=count(7);

hz1<=count(9);

end architecture;

模块说明：由于clk的频率为hz，所以可以定义一个std_logic_vecture(9 downto 0),使它不停地从加到然后又返回，由于最低位在clk脉冲到来时从0变成1，然后又在下一个脉冲变回0，因此最低位的时钟周期为clk的时钟周期的两倍，它的频率就为clk频率的1/2即HZ。同理，次高位的频率就为clk频率的1/2*1/2=1/4，用这种方法就可以得到各种能整除的频率，从而实现分频功能。

进制模块

源程序

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity m is

port(cp:in std_logic;

sqmsl,sqmsh:out std_logic_vector(3 downto 0));

end m;

architecture arh_m of m is

signal stempl,stemph:std_logic_vector(3 downto 0);

begin

process(cp)

begin

if cp='1' then

if stempl="" and stemph="" then

stempl<="";

stemph<="";

else

if stempl=9 then

stempl<="";

stemph<=stemph+1;

else

stempl<=stempl+1;

end if;

end process;

sqmsl<=stempl;

sqmsh<=stemph;

end architecture;

本模块端口说明:cp为脉冲输入端;sqmsh和sqmsl分别为小时的高位和低位输出,用来在数码管中分别显示小时的高位和低位数值,定义为std_logic_vector(3 downto 0).

功能实现:在cp高脉冲到时执行以下程序块,如果高位为2,低位为3则高位各低位都变回0,不然再低位进行判断,若为9低位变回0,高位加1,若不为9则低位直接加1即可同样实现.

进制模块

源程序

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity m is

port(cp,clr:in std_logic;

co:out std_logic;

sqmsl,sqmsh:out std_logic_vector(3 downto 0));

end m;

architecture arh_m of m is

signal stempl,stemph:std_logic_vector(3 downto 0);

signal stempco:std_logic;

begin

process(cp,clr)

begin

if clr='0' then

stemph<="";

stempl<="";

else

if cp'event and cp='1' then

stempco<='0';

if stempl=9 then

if stemph=5 then

stempco<='1';

stempl<="";

stemph<="";

else

stempl<="";

stemph<=stemph+1;

end if;

else

stempl<=stempl+1;

end if;

end process;

co<=stempco;

sqmsl<=stempl;

sqmsh<=stemph;

end architecture;

本模块端口说明:cp为脉冲信号输入端;clr为置0端,并且低电平有效,用来在校时时秒位清零;co为进位输入端;sqmsh和sqmsl分别是秒或分的高位或低位,定义为std_logic_vector(3 downto 0),用来分别在数码管中显示读数.

功能说明:以cp和clr而敏感变量,先判断clr是否为0，若为0则stemph种stempl都为,然后分别赋值给sqmsh和sqmsl;如果不为0,则执行累加;否则,再判断高位是否为5,若为5则进位输出为1、低位和高位都赋予0,若不为5则高位加1,低位赋予0.从而实现了进制的累加.

扫描显示及译码模块

源程序

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity dongtaism is

port(clk:in std_logic;

s:in std_logic_vector(7 downto 0);

f:in std_logic_vector(7 downto 0);

m:in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));

end dongtaism;

architecture a of dongtaism is

signal temp:std_logic_vector(2 downto 0);

signal seg:std_logic_vector(6 downto 0);

signal sel:std_logic_vector(5 downto 0);

begin

process(clk)

variable num:std_logic_vector(3 downto 0);

begin

if (clk'event and clk='1' ) then

if temp>=5 then

temp<="";

else

temp<=temp+1;

end if;

case temp is

when "" =>num:=s(7 downto 4);

sel<="";

when "" =>num:=s(3 downto 0);

sel<="";

when "" =>num:=f(7 downto 4);

sel<="";

when "" =>num:=f(3 downto 0);

sel<="";

when "" =>num:=m(7 downto 4);

sel<="";

when "" =>num:=m(3 downto 0);

sel<="";

when others=>sel<="";

end case;

case num is

when""=>seg<="";

when others=>seg<="";

end case;

end if;

end process;

selout<=sel;

segout<=seg;

end architecture;

本模块端口说明:stempl、stemph、ftempl 、ftemph、mtempl、mtemph

分别为时,分,秒的输入端,定义为std_logic_vector(7 downto 0);segout为七端显示管的输出,定义为std_logic_vector(6 downto 0);selout为扫描地址端,定义为std_logic_vector(5 downto 0),某一时刻只有一个为1,对应的数组号即为当前扫描的数码管的编号.

功能实现:定义一个std_signal_vector(2 downto 0)变量addr,它在0和5之间不断的循环,用来指示当前扫描的哪一根管,循环用if addr>=5 then addr<=””; else addr<=addr+1;end if;实现.再定义一个类型为std_logic_vector(5 downto 0)的tempaddr信号,它用来产生一个长度为6的数,该数在同一时刻只有一位是高电平表示正在扫描该显示管,在进程结束时它的值将赋给selout输出.定义一个std_logic_vector(6 downto 0)类型的temp_display,用来存放将由4位BCD码编码而来的7段显示码.最后在进程中定义一个std_logic_vector(3 downto 0)类型的tempnum变量,用来存放时、分、秒的高位或低位，然后将该数编码成7段显示码，并赋给temp_display信号。具体算法如下：

建立一个以cp脉冲为敏感变量的进程，先判断是否是cp的高电平脉冲，若不是则什么也不执行，若是高电平脉冲，则执行以下程序。Adder加1，用case语句根据adder的值，给tempnum赋予当前要扫描的数码管的值，用case语句根据tempnum的值编译成对应的7段显示管的值并赋给temp_display，当进程结束时把temp_display的值赋给segout，把tempaddr的值赋给selout，然后由这两个端口输出。

整点报时模块：

源程序

library ieee;

use ieee.std_logic_.all;

use ieee.std_logic_unsigned.all;

entity baoshi is

port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);

sig,sig1k:out std_logic);

end baoshi;

architecture behave of baoshi is

begin

process(m0)

begin

sig<='0';

sig1k<='0';

if m1="" and m0="" then

if s1=""and (s0="" or s0="" or s0="" or s0="" or s0="") then

sig<='1';

else

sig<='0';

end if;

if m1="" and m0=""and s1="" and s0="" then

sig1k<='1';

else

sig1k<='0';

end if;

end process;

end behave;

本模块端口说明：m1，m0,s1,s0分别为分和秒的高低位的输入；sig,sig1k分别为hz和1khz鸣叫的控制信号。

功能实现：定义temp,temp1k信号，用于存放两种频率报时的控制信号；定义一个以m0为敏感信号的一个比较进程，在进程一开始的时候先给temp和temp1k赋予初值0，然后判断分是否为分，若是则判断秒的高位是否是5，若是则如果秒的低位为0、2、6、8则temp为1；若分不是则判断分和秒是否都为0，若都为0则temp1k为1。进程结束时把temp,temp1k的值分别赋给sig,sig1k。

然后连接顶层图

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